Часть I, часть III и часть IV Правил применения оборудования цифровых систем передачи плезиохронной цифровой иерархии введены в информационный банк отдельными документами.
Приказ Мининформсвязи России от 27.02.2007 N 24 (ред. от 23.04.2013) "Об утверждении Правил применения оборудования цифровых систем передачи плезиохронной цифровой иерархии. Часть II. Правила применения оборудования кроссовой коммутации плезиохронной...

Таблица N 1. Структура цикла компонентного сигнала

┌──────────────────────────────────────┬─────────────────────────┐

│ Параметры │ Значение │

├──────────────────────────────────────┼─────────────────────────┤

│Скорость передачи компонентного │ 34 368 │

│сигнала │ │

├──────────────────────────────────────┼─────────────────────────┤

│Количество компонентных сигналов │ 4 │

├──────────────────────────────────────┼─────────────────────────┤

│Номинальная длительность цикла │ 21,02 │

├──────────────────────────────────────┼─────────────────────────┤

│Длина цикла │ 2928 │

├──────────────────────────────────────┼─────────────────────────┤

│Число блоков в цикле │ 6 │

├──────────────────────────────────────┼─────────────────────────┤

│Число битов в блоке │ 488 │

├──────────────────────────────────────┼─────────────────────────┤

│Число битов компонентного сигнала в │ 722 или 723 │

│блоке │ │

├──────────────────────────────────────┼─────────────────────────┤

│Цикловой синхросигнал │ 111110100000 │

├──────────────────────────────────────┼─────────────────────────┤

│Значение бита аварийного сигнала для │"0" при отсутствии аварии│

│аппаратуры дальнего конца (бит 11 │и "1" при наличии аварии │

│блока 1) │ │

└──────────────────────────────────────┴─────────────────────────┘

Сигнал управления цифровым выравниванием распределенный и

занимает биты C , где j - номер объединяемого сигнала (j от 1 до

ji

4), i - номер бита управления j-ого объединяемого сигнала (i от 1

до 5). Положительное выравнивание передается комбинацией 11111,

отрицательное - комбинацией 00000.

2. Потеря синхронизма фиксируется после четырех последовательных ошибочно принятых цикловых синхросигналов.

Восстановление синхронизма происходит при безошибочном приеме трех последовательных синхросигналов.

3. Частота входного и выходного цифрового сигналов составляет

-6

139 264 (1 +/- 15 x 10 ) кГц.

4. Кодирование сигналов осуществляется в коде с инверсией импульсов (CMI). Кодирование логического нуля осуществляется передачей комбинации "-+" в течение тактового интервала. Логическая единица кодируется комбинациями "--" или "++" с соблюдением закона чередования полярностей для этих комбинаций.

Алгоритм кодирования сигналов в коде CMI приведен в таблице N 2.

Приложение N 5. Требования к параметрам стыка 139 264 кбит/с Таблица N 2